书目详细信息
： System Verilog硬件设计:RTL设计和验证
书目信息 机读格式(MARC)
| ISBN/价格： | 978-7-03-078383-7:CNY78.00 |
|---|---|
| 作品语种： | chi eng |
| 出版国别： | CN 110000 |
| 题名责任者项： | System Verilog硬件设计/.塔拉特著/.孙健, 魏东译 |
| 出版发行项： | 北京:,科学出版社:,2024 |
| 载体形态项： | 14,268页:;+26cm |
| 丛编项： | 数字IC设计工程师丛书 |
| 相关题名附注： | 版权页英文题名:System Verilog for hardware description: RTL design and verification |
| 提要文摘： | 本书共分15章,内容包括System Verilog中的常量和数据类型、System Verilog的硬件描述、System Verilog中的面向对象编程、System Verilog增强特性、System Verilog中的组合逻辑设计、System Verilog中的时序逻辑设计、RTL设计和综合指南、复杂设计的RTL设计和策略、有限状态机、System Verilog中的端口和接口、验证结构、验证技术和自动化、高级验证结构、验证案例等。 |
| 并列题名： | System Verilog for hardware description eng |
| 题名主题： | 硬件描述语言 程序设计 |
| 中图分类： | TP312.8VH |
| 个人名称等同： | 塔拉特 (印) 著 |
| 个人名称次要： | 孙健 译 |
| 个人名称次要： | 魏东 译 |
| 记录来源： | CN XHWX 20250216 |